Andes Technology Corporation gab bekannt, dass seine AndesCore? A25 RISC-V CPU IP und AE350 Peripherie-Subsystem gehärtet und in den GW5AST-138 FPGA-Chip von GOWIN Semiconductor eingebettet ist. Diese Integration, einer der ersten vollständigen RISC-V-Mikrocontroller in einem FPGA, bietet den Entwicklern die A25-Prozessorleistung und die Peripherie, die die meisten Prozessoren benötigen, ohne FPGA-Ressourcen zu verbrauchen.

So kann das Hardware-Team den FPGA mit seinem wertschöpfenden Design bestücken, während das Software-Team gleichzeitig Anwendungscode auf der Grundlage des reichhaltigen RISC-V Ökosystems erstellen kann. Der AndesCore? A25 Hardcore, der mit 400 MHz läuft, unterstützt die RISC-V P-Erweiterung DSP/SIMD ISA (Entwurf), einfach- und doppeltgenaue Gleitkomma- und Bitmanipulationsbefehle sowie eine MMU für Linux-basierte Anwendungen.

Die AE350 AXI/AHB-basierte Plattform umfasst Level-One-Speicher, Interrupt-Controller, Debug-Modul, AXI- und AHB-Busmatrix-Controller, AXI-zu-AHB-Brücke und eine Sammlung grundlegender AHB/APB-Bus-IP-Komponenten, die als Systemdesign vorintegriert sind. DDR3-Controller und SPI-Flash-Controller in der FPGA-Fabric sichern den 32 KByte I-Cache und D-Cache des A25 nach Cache-Fehlern. Der DDR3-Controller stellt den Datenspeicher zur Verfügung, das SPI-Flash enthält den Befehlsspeicher des A25 (Codes werden beim Booten vom SPI-Flash in den DDR3-Controller und den Cache kopiert). Neben den fest instanziierten Funktionen bietet der GOWIN GW5AST-138 FPGA-Fabric 138K LUTs für die Implementierung kundenspezifischer Designs.

GOWIN EDA bietet eine einfach zu bedienende FPGA-Hardware-Entwicklungsumgebung für den Arora V. Die Umgebung unterstützt mehrere RTL-basierte Programmiersprachen, Synthese, Platzierung und Routing, Bitstream-Generierung und Download, Power-Analyse und In-Device-Logik-Analysator. Das GW5AST-138 FPGA mit SDK mit GOWIN_V1.9.9 Beta-3 wird ab dem 18. August 2023 über die Distribution erhältlich sein.