Cadence Design Systems, Inc. kündigte eine neue DRAM-Verifikationslösung an, die es Kunden ermöglicht, System-on-Chip-Designs für Rechenzentren, Consumer-, Mobil- und Automotive-Anwendungen zu testen und zu optimieren. Mit der vollständigen DRAM-Verifikationslösung, die einen bis zu 10-fachen Verifikationsdurchsatz bietet, können Kunden schnell und effektiv eine IP-to-SoC-Level-Verifikation von fortschrittlichen Designs mit mehreren DDR-Schnittstellen durchführen. Moderne SoC-Designs nutzen fortschrittliche Speichertechnologien wie LPDDR5x, DDR5, HBM3 und GDDR6, die eine strenge Verifizierung auf PHY- und IP-Ebene erfordern, um die Einhaltung des JEDEC-Standards zu gewährleisten, sowie eine Verifizierung auf SoC-Ebene, um anwendungsspezifische Systemleistungsdefinitionen und Daten- und Cache-Kohärenzanforderungen zu erfüllen. Die neue DRAM-Verifikationslösung ermöglicht die Verifikation auf IP-Ebene durch Cadence PHY VIPs und Speichermodelle mit einem direkten und nahtlosen Pfad zur Verifikation auf SoC-Ebene mit der Cadence System VIP-Lösung, einschließlich des System Performance Analyzers, der System Traffic Libraries und des System Scoreboards, alle mit integrierter Integration und Inhalten für DRAM-Schnittstellen, was eine schnelle und effiziente Verifikation von Speichersubsystemen und SoCs für Simulations- und Emulationsumgebungen ermöglicht. Die Lösung beinhaltet auch die Cadence TripleCheck-Technologie, die den Anwendern einen Verifikationsplan in Verbindung mit einer Spezifikation, einschließlich JEDEC, DFI und PHY, umfassende Abdeckungsmodelle und eine Test-Suite zur Verfügung stellt, um die Einhaltung der Schnittstellenspezifikation sicherzustellen. Die neue Verifikationslösung für die DRAM-Verifikation ist Teil des breiteren Cadence-Verifikations-Full-Flows, der die Palladium Z2-Emulation, das Protium X2-Prototyping, die Xcelium-Simulation, die Jasper Formal Verification Platform, das Helium Virtual and Hybrid Studio und die vManager Verification Management Platform umfasst. Der Cadence-Verifikations-Full-Flow liefert den höheren Verifikationsdurchsatz an Bugs pro investiertem Dollar pro Tag. Die DRAM-Verifikationslösung und der Verifikations-Full-Flow unterstützen die Intelligent-System-Design-Strategie des Unternehmens und ermöglichen ein hervorragendes SoC-Design.