Alphawave Semi hat das branchenweit erste erfolgreiche 3nm-Silizium-Bring-up von Universal Chiplet Interconnect Express (UCIe?) Die-to-Die (D2D) IP mit der fortschrittlichen Chip-on-Wafer-on-Substrate (CoWoS) Packaging-Technologie von TSMC auf den Markt gebracht. Das komplette PHY- und Controller-Subsystem wurde in Zusammenarbeit mit TSMC entwickelt und zielt auf Anwendungen wie Hyperscaler, High-Performance Computing (HPC) und künstliche Intelligenz (AI) ab. Durch die Verwendung des CoWoS 2.5D Silizium-Interposer-basierten Gehäuses der Foundry bietet das voll integrierte und hoch konfigurierbare Subsystem eine Bandbreitendichte von 8 Tbps/mm und reduziert die I/O-Komplexität, den Stromverbrauch und die Latenzzeit.

Die IP unterstützt mehrere Protokolle, darunter Streaming, PCIe®, CXL?, AXI-4, AXI-S, CXS und CHI, und ermöglicht die Interoperabilität im gesamten Chiplet-Ökosystem. Außerdem ist eine Live-Überwachung des Zustands der einzelnen Lanes integriert, um die Robustheit zu erhöhen, und sie ermöglicht den Betrieb mit 24 Gbit/s, um die für D2D-Konnektivität erforderliche hohe Bandbreite zu gewährleisten. Gupta erklärte außerdem, dass die IP "einen neuen Maßstab für Hochleistungs-Konnektivitätslösungen" setzt.

Die UCIe-Subsystem-IP von Alphawave Semi entspricht der neuesten UCIe-Spezifikation Rev. 1.1 und beinhaltet umfassende Test- und De-Bug-Funktionen wie JTAG, BIST, DFT und Known Good Die (KGD).